קצת על התפקיד:

הקמה והובלת צוות ורפיקציה בשילוב עם עשייה HO

הקמת סביבת וריפקציה UVM מלאה, כולל שימוש ב Verification IPs פנים חברתיים וחיצוניים.

אחריות מערכתית של ה FW וממשקיה, העמקה וחידוד של דרישות המערכת.

הגדרת Test Plan לסביבה, ויישום לפי מתודולוגיית UVM.

יכולת ואחריות על חניכה וביצוע בקרה מקצועית על הצוות

עבודה שוטפת עם מפתחי FPGA ומהנדסי המערכת, ובנוסף עבודה עם מפתחי תוכנה-תשתיות תוכנה בהתאם לצורך.

הקמת תשתיות וריפיקציה רוחביות במרכז הפיתוח

מה אנחנו מחפשים:

ניסיון של 5 שנים לפחות ב System Verilog verification

תואר ראשון בהנדסת חשמל ואלקטרוניקה/ מחשבים/ תוכנה

תואר שני – יתרון

ניסיון מוכח של לפחות 3 שנים בפיתוח סביבות וריפיקציה ב System Verilog במתודולוגיית UV

ניסיון בהקמת צוות עבודה ותשתיות - יתרון

למה כדאי לך להצטרף אלינו?

להיות חלק מעשייה משמעותית וערכית עם אנשי מקצוע מובילים בתחום

השתלבות לצוותי עבודה קטנים וממוקדים

מיקום – מרכז תל אביב בסמוך לתחנת רכבת